Flip-flop JK adalah blok bangunan dasar dalam elektronik digital, banyak digunakan untuk penyimpanan data, penghitung, dan desain logika berurutan. Ini mengatasi keterbatasan flip-flop SR dengan menghilangkan status yang tidak valid dan menyediakan fungsi kontrol yang fleksibel seperti Set, Reset, Hold, dan Toggle. Artikel ini menjelaskan prinsip kerjanya, struktur internal, tabel kebenaran, jenis, aplikasi, dan penggunaan praktis.
Ikhtisar JK Flip-Flop
Flip-flop JK adalah sirkuit logika sekuensial bistable yang menyimpan satu bit data menggunakan dua status stabil. Ini memiliki dua input (J untuk Set, K untuk Reset), dua output (Q dan Q′), dan input clock (CLK). Input Preset (PR) dan Clear (CLR) opsional memungkinkan kontrol asinkron.
Sandal jepit JK mendukung dua mode operasi:
• Mode sinkron – Output hanya berubah pada input jam.
• Mode asinkron – Preset dan Clear segera mengesampingkan clock dan output paksa berubah.
Tidak seperti flip-flop SR, flip-flop JK menghindari keadaan tidak valid. Ketika J = K = 1, ia melakukan operasi sakelar, output beralih pada setiap pulsa jam karena umpan balik internal.
Tabel Kebenaran dan Tabel Negara JK Flip-Flop
Tabel Kebenaran (dengan Input Asinkron)
Tabel ini menunjukkan bagaimana output merespons input berclock dan kondisi preset/clear asinkron.
| Humas | CLR | CLK | J | K | Q (n + 1) | Operasi |
|---|---|---|---|---|---|---|
| 0 | 1 | X | X | X | 1 | Set Asinkron |
| 1 | 0 | X | X | X | 0 | Reset Asinkron |
| 1 | 1 | 0 | X | X | Pertanyaan | Tidak Ada Perubahan |
| 1 | 1 | ↑ | 0 | 0 | Pertanyaan | Tahan |
| 1 | 1 | ↑ | 1 | 0 | 1 | Atur |
| 1 | 1 | ↑ | 0 | 1 | 0 | Atur ulang |
| 1 | 1 | ↑ | 1 | 1 | Pertanyaan | Beralih |
Tabel Keadaan (Tabel Karakteristik dan Eksitasi)
Tabel kebenaran dapat disederhanakan menjadi dua tabel status penting yang digunakan dalam desain dan analisis.
Tabel Karakteristik
Menentukan output status berikutnya berdasarkan input dan status saat ini.
| J | K | Pertanyaan (n) | Q (n + 1) |
|---|---|---|---|
| 0 | 0 | Pertanyaan | Qn (Tahan) |
| 1 | 0 | Pertanyaan | 1 (Set) |
| 0 | 1 | Pertanyaan | 0 (Atur ulang) |
| 1 | 1 | Pertanyaan | Q̅n (Beralih) |
Persamaan Karakteristik:
Q(n+1) = J· Q̅n + K̅· Qn
Tabel Eksitasi
Menentukan input yang diperlukan (J, K) untuk mencapai transisi tertentu.
| Pertanyaan (n) | Q (n + 1) | J | K |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | X |
| 1 | 0 | X | 1 |
| 1 | 1 | X | 0 |
(X = tidak peduli)
Diagram Blok JK Flip-Flop
Diagram blok flip-flop JK menunjukkan bagaimana input utama dan umpan balik internalnya berinteraksi untuk mengontrol outputnya. Input J dan K menentukan tindakan set dan reset, memungkinkan output untuk menyimpan atau mengubah status berdasarkan logika input. Sinyal Clock (CLK) menyinkronkan operasi ini sehingga perubahan hanya terjadi pada transisi jam tertentu, memastikan waktu yang dapat diprediksi dalam sirkuit digital.
Selain input utama ini, flip-flop JK juga dapat menyertakan input kontrol asinkron: Preset (PR) dan Clear (CLR). Input ini dapat segera memaksa output ke logika 1 atau logika 0, terlepas dari status clock, membuatnya berguna untuk menginisialisasi sirkuit. Ciri khas dari flip-flop JK adalah jalur umpan balik internalnya, di mana output Q saat ini diumpankan kembali ke jaringan logika. Umpan balik ini memungkinkan tindakan sakelar saat J dan K diatur ke 1, memungkinkan output untuk bergantian status pada setiap pulsa jam.
Simbol Logika JK Flip-Flop & Diagram Pin
Simbol Logika
Simbol logika menyorot:
• Dua input: J (Set) dan K (Reset)
• Satu input jam dengan penanda pemicu tepi (simbol segitiga, seringkali dengan gelembung jika aktif-rendah)
• Input asinkron opsional: PR (Preset) dan CLR (Clear)
• Dua output: Q dan Q′ (komplementer)
Diagram Pin (Contoh: 74LS76 JK Flip-Flop IC)
Diagram pin menunjukkan bagaimana sandal jepit JK diimplementasikan dalam paket IC seperti DIP-14.
| Nomor Pin | Nama Pin | Deskripsi |
|---|---|---|
| 1 | CLR₁ | Asinkron Clear (Aktif RENDAH) untuk Flip-Flop 1 |
| 2 | K₁ | Masukan K untuk Flip-Flop 1 |
| 3 | J₁ | Masukan J untuk Flip-Flop 1 |
| 4 | CLK₁ | Input Jam untuk Flip-Flop 1 |
| 5 | PR₁ | Preset Asinkron (Aktif RENDAH) untuk Flip-Flop 1 |
| 6 | Pertanyaan ₁ | Output Q untuk Flip-Flop 1 |
| 7 | GND | Tanah |
| 8 | Pertanyaan ₂ | Output Q untuk Flip-Flop 2 |
| 9 | PR₂ | Preset Asinkron (Aktif RENDAH) untuk Flip-Flop 2 |
| 10 | CLK₂ | Input Jam untuk Flip-Flop 2 |
| 11 | J₂ | Masukan J untuk Flip-Flop 2 |
| 12 | K₂ | Masukan K untuk Flip-Flop 2 |
| 13 | CLR₂ | Asinkron Clear (Aktif RENDAH) untuk Flip-Flop 2 |
| 14 | VCC | Tegangan Pasokan Positif |
Sandal Jepit, Tuan – Budak JK
Tantangan umum dalam sandal jepit JK adalah kondisi balapan, yang terjadi ketika kedua input TINGGI (J = K = 1) dan pulsa jam tetap TINGGI cukup lama untuk output beralih berulang kali dalam satu siklus. Hal ini menyebabkan perilaku yang tidak stabil.
Konfigurasi Master-Slave memastikan hanya satu perubahan output per pulsa jam dan mencegah osilasi yang tidak diinginkan bahkan ketika J = K = 1. Metode ini mengontrol masalah balapan dengan membagi operasi menjadi dua tahap: Master merespons ketika CLK = HIGH, dan Slave diperbarui saat CLK = LOW.
Untuk metode kontrol jam yang lebih canggih yang juga mencegah balapan, lihat Bagian 9 (Metode Pemicu).
Metode Pemicu JK Flip-Flop
Flip-flop JK langsung menggunakan jam yang dipicu level dapat mengalami masalah yang disebut race-around, yang terjadi ketika J = K = 1 sementara jam tetap TINGGI cukup lama untuk output beralih berulang kali dalam satu pulsa jam. Ini menyebabkan operasi yang tidak stabil.
Untuk menghilangkan masalah ini, dua strategi pemicu digunakan:
| Jenis Pemicu | Deskripsi | Pencegahan Balapan | penggunaan |
|---|---|---|---|
| Tuan-Budak JK | Dua kait mengalir; Master aktif pada jam TINGGI, Budak di RENDAH | Membatasi pengalihan menjadi sekali per siklus | Sirkuit pendidikan, kecepatan sedang |
| JK yang Dipicu Tepi | Menangkap input hanya pada ↑ atau ↓ tepi jam | Sepenuhnya menghilangkan balapan | Sistem sinkron modern |
Tabel Perilaku Tepi Jam
| Tepi Jam | J | K | Q (n + 1) |
|---|---|---|---|
| Tidak ada keunggulan | X | X | Qn (Tahan) |
| ↑ atau ↓ | 0 | 0 | Pertanyaan |
| ↑ atau ↓ | 1 | 0 | 1 (Set) |
| ↑ atau ↓ | 0 | 1 | 0 (Atur ulang) |
| ↑ atau ↓ | 1 | 1 | Q̅n (Beralih) |
Sandal jepit JK yang dipicu tepi mendominasi desain digital praktis karena memastikan transisi yang bersih dan kompatibilitas dengan arsitektur jam sinkron.
Diagram Waktu JK Flip-Flop
Diagram waktu menunjukkan bagaimana output flip-flop JK berubah sebagai respons terhadap variasi jam (CLK) dan sinyal input (J dan K) dari waktu ke waktu. Ini adalah alat yang berharga untuk memahami perilaku flip-flop dalam sirkuit sinkron.
Selama setiap tepi jam aktif (biasanya tepi naik, ↑), flip-flop mengambil sampel input dan memperbarui output Q sesuai dengan aturan ini:
• J = 0, K = 0 → Status tahan (output tetap tidak berubah)
• J = 1, K = 0 → Set (Q menjadi 1)
• J = 0, K = 1 → Reset (Q menjadi 0)
• J = 1, K = 1 → Toggle (Q beralih ke nilai yang berlawanan)
Diagram waktu flip-flop JK yang khas meliputi:
• Bentuk gelombang jam (CLK) – menentukan kapan pembaruan output terjadi
• Sinyal input (J dan K) – menunjukkan status input dari waktu ke waktu
• Sinyal keluaran (Q dan Q′) – menampilkan transisi status dengan jelas berdasarkan input dan jam
Diagram ini membantu memvisualisasikan urutan perubahan status, membuatnya lebih mudah untuk menganalisis masalah waktu, memverifikasi perilaku sinkron, dan memahami persyaratan penyiapan dan waktu penahanan dalam desain digital.
JK Flip-Flop Menggunakan Gerbang NAND
Flip-flop JK dapat dibuat menggunakan gerbang NAND dasar, yang mengungkapkan bagaimana perangkat berfungsi secara internal di tingkat gerbang. Implementasi ini biasanya digunakan dalam pendidikan logika digital karena menunjukkan cara kerja umpan balik dan kontrol jam untuk membuat sirkuit sekuensial yang stabil.
Logika internal dibangun menggunakan:
• Dua gerbang NAND yang digabungkan silang yang membentuk kait bistabil dasar.
• Dua gerbang NAND tambahan untuk memproses input J dan K bersama dengan umpan balik keluaran sebelumnya.
• Gerbang NAND yang dikendalikan jam yang memungkinkan perubahan status hanya saat sinyal jam aktif, memastikan pengoperasian sinkron.
Perilaku Fungsional
• Logika umpan balik mencegah status tidak valid – Tidak seperti kait SR, konfigurasi JK menangani semua kombinasi input dengan aman.
• Tindakan sakelar untuk J = K = 1 – Umpan balik internal menggantikan status keluaran pada setiap pulsa jam aktif.
• Operasi sinkron – Input jam memastikan output berubah hanya pada waktu yang ditentukan, memungkinkan integrasi dengan sirkuit logika sekuensial lainnya.
Konstruksi tingkat gerbang ini membantu menjelaskan mengapa sandal jepit JK dianggap universal dan dapat diandalkan. Namun, karena strukturnya yang relatif kompleks dan penundaan propagasi, sistem digital praktis biasanya menggunakan sandal jepit JK yang dipicu tepi atau versi IC terintegrasi alih-alih membangunnya dari gerbang diskrit.
Sementara flip-flop JK tingkat gerbang menjelaskan logika internal, sistem digital praktis juga harus mengatasi masalah waktu seperti balapan. Hal ini mengarah pada teknik pemicu yang lebih baik yang dibahas selanjutnya.
IC Flip-Flop JK Populer
Sandal jepit JK tersedia sebagai sirkuit terpadu (IC) dalam keluarga TTL (Transistor-Transistor Logic) dan CMOS. IC ini biasanya digunakan di penghitung, pembagi frekuensi, register shift, dan sirkuit kontrol memori.
| Nomor IC | Keluarga Logika | Deskripsi |
|---|---|---|
| 74LS73 | TTL | Flip-flop JK ganda dengan Clear asinkron; Digunakan dalam aplikasi logika sekuensial dasar |
| 74LS76 | TTL | Flip-flop JK ganda dengan Preset dan Clear asinkron; memungkinkan kontrol eksternal status awal |
| 74LS107 | TTL | Flip-flop JK ganda dengan kemampuan aktif-rendah Clear dan toggle; Ideal untuk penghitung divide-by-2 |
| CD4027B | CMOS | Flip-flop JK ganda dengan Set dan Reset; Menawarkan konsumsi daya rendah dan rentang tegangan yang luas |
Aplikasi Sandal Jepit JK
Sandal jepit JK banyak digunakan karena dapat berfungsi sebagai elemen memori, perangkat sakelar, dan penghitung sinkron. Aplikasi umum meliputi:
• Pembagian Frekuensi dan Penghitung – Bagi frekuensi jam dengan 2 dalam mode sakelar
• Register Shift – Digunakan dalam konversi data serial-paralel
• Mesin Negara (FSM) – Logika urutan kontrol dalam sistem digital
• Pengkondisian Sinyal – Sakelar mekanis yang memantul
• Pembentukan Pulsa Jam – Hasilkan sinyal gelombang persegi
Perbandingan Flip-Flop JK vs SR, D, dan T Flip-Flops
| Fitur | JK Sandal Jepit | SR Sandal Jepit | D Sandal Jepit | T Sandal Jepit |
|---|---|---|---|---|
| Masukan | J, K | S, R | D | T |
| Status Tidak Valid | Tidak ada | S=R=1 tidak valid | Tidak ada | Tidak ada |
| Mode Operasi | Atur, Atur Ulang, Beralih | Atur, Atur Ulang | Transfer Data | Beralih saja |
| Kasus Penggunaan | Konter, Register | Kait sederhana | Memori, Register Shift | Penghitung |
| Kompleksitas | Sedang | Sederhana | Sederhana | Sangat sederhana |
| Dukungan Pemicu Edge | Iya | Iya | Iya | Iya |
Sandal jepit JK adalah yang paling fleksibel di antara semua sandal jepit. Ini dapat mensimulasikan fungsi sandal jepit SR, D, dan T dan banyak digunakan di penghitung dan sirkuit kontrol digital.
Pemecahan Masalah dan Kesalahan Desain Umum
| Masalah Umum | Deskripsi | Solusi |
|---|---|---|
| Kesalahan sinkronisasi jam | Beberapa sandal jepit menggunakan jam yang tidak disinkronkan menyebabkan ketidakcocokan waktu | Menggunakan satu sumber jam global** |
| Input noise atau switch bounce | Input berisik atau sakelar mekanis menyebabkan pemicu palsu | Tambahkan sirkuit debouncing atau filter RC |
| Pin Preset/Clear (PR/CLR) mengambang | Input asinkron yang tidak terhubung menyebabkan output yang tidak dapat diprediksi | Ikat PR/CLR yang tidak digunakan ke tingkat logika yang ditentukan |
| Penyiapan dan pelanggaran waktu penangguhan | Mengubah J/K terlalu dekat dengan transisi jam mengarah ke metastabilitas | Jaga agar input tetap stabil sebelum dan sesudah tepi jam |
Kesimpulan
Flip-flop JK tetap menjadi perangkat serbaguna dan andal dalam sistem digital modern karena kemampuannya untuk beralih status dan menangani operasi sinkron dan asinkron. Baik diimplementasikan menggunakan gerbang logika atau sirkuit terintegrasi, ini digunakan dalam penghitung, register, dan sirkuit kontrol. Memahami perilaku dan waktunya membantu Anda merancang aplikasi logika berurutan yang stabil dan efisien.
Pertanyaan yang Sering Diajukan [FAQ]
Mengapa sandal jepit JK disebut "sandal jepit universal"?
Sandal jepit JK disebut sandal jepit universal karena dapat melakukan fungsi sandal jepit SR, D, dan T hanya dengan mengonfigurasi input J dan K-nya. Ini membuatnya dapat disesuaikan untuk berbagai aplikasi logika berurutan.
Apa perbedaan utama antara sandal jepit JK yang dipicu level dan dipicu tepi?
Sandal jepit JK yang dipicu level merespons seluruh level TINGGI atau RENDAH dari denyut nadi jam, sementara sandal jepit JK yang dipicu tepi memperbarui outputnya hanya pada tepi naik atau turun, mencegah masalah balapan.
Bagaimana cara mengubah sandal jepit JK menjadi sandal jepit D?
Sandal jepit JK dapat bekerja seperti sandal jepit D dengan menghubungkan J = D dan K = D′. Ini memaksa output untuk mengikuti input, meniru perilaku transfer data dari flip-flop D.
Apa yang menyebabkan metastabilitas pada sandal jepit JK?
Metastabilitas terjadi ketika input J dan K berubah terlalu dekat dengan transisi jam, melanggar pengaturan atau waktu tahan. Hal ini dapat mengakibatkan status keluaran yang tidak dapat diprediksi atau berosilasi.
Bisakah sandal jepit JK digunakan untuk pembagian frekuensi?
Ya. Ketika kedua input J dan K diikat TINGGI (J = K = 1), flip-flop JK mengalihkan outputnya pada setiap pulsa jam. Ini membagi frekuensi clock dengan 2, sehingga berguna dalam penghitung digital dan pembagi frekuensi.