Sirkuit digital bergantung pada waktu yang ketat di setiap tepi jam. Waktu penyiapan dan waktu tahan menentukan berapa lama data harus tetap stabil sebelum dan sesudah jam sehingga sandal jepit menyimpan nilai yang benar dan menghindari metastabilitas. Artikel ini menjelaskan artinya, penyebab pelanggaran, jalur register-to-register, efek tata letak PCB, dan cara praktis untuk memperbaiki masalah waktu secara rinci.
Pengaturan dan Tahan Waktu Berakhirview
Sirkuit digital berjalan pada jam, dan setiap potongan kecil waktu di sekitar setiap tepi jam penting. Dalam sistem sinkron, data dipindahkan dan ditangkap berdasarkan sinyal jam tersebut. Sinyal nyata tidak berubah secara instan, dan tepi jam memiliki kemiringan terbatas. Kabel, gerbang logika, dan penundaan perangkat internal semuanya menambah pergeseran waktu.
Untuk menjaga pengambilan data tetap aman, ada jendela waktu kecil di sekitar setiap tepi clock aktif di mana input harus tetap stabil. Waktu penyiapan dan waktu tahan menentukan jendela ini sehingga sandal jepit dapat mengambil sampel data dengan benar dan menghindari kesalahan acak atau output yang tidak stabil.
Pengaturan dan Tahan Waktu di Sirkuit Digital Umum
• Sandal jepit di dalam CPU, FPGA, ASIC, dan mikrokontroler
• Antarmuka sumber-sinkron di mana jam dan data bergerak bersama
• Bus periferal seperti SPI, I²C, dan bus memori paralel
• Antarmuka ADC (konverter analog-ke-digital) dan DAC (konverter digital-ke-analog)
• Tautan komunikasi digital berkecepatan tinggi
Arti Waktu Pengaturan dalam Digital Timing
Waktu pengaturan (Tsetup) adalah waktu minimum data input harus tetap stabil sebelum tepi clock aktif. Selama interval ini, data yang disajikan pada input flip-flop tidak boleh berubah, memungkinkan sirkuit pengambilan sampel internal untuk menentukan tingkat logika dengan andal di tepi jam.
Definisi Waktu Tahan dan Dampak pada Pengambilan Data
Waktu tahan (Thold) adalah waktu minimum data input harus tetap stabil setelah tepi jam aktif. Meskipun data diambil sampelnya pada transisi jam, flip-flop memerlukan interval tambahan singkat untuk menyelesaikan proses pengambilan. Mempertahankan stabilitas data selama periode ini memastikan bahwa nilai yang disimpan terkunci dengan benar dan tetap valid untuk tahap logika berikutnya.
Perbedaan Antara Waktu Pengaturan dan Waktu Tahan
| Parameter | Waktu Penyiapan | Tahan Waktu |
|---|---|---|
| Definisi | Data waktu minimum harus tetap stabil sebelum tepi jam | Data waktu minimum harus tetap stabil setelah tepi jam |
| Arah masalah | Masalahnya terjadi ketika data datang terlambat sebelum tepi jam | Masalah terjadi ketika data berubah terlalu cepat setelah tepi jam |
| Penyebab umum | Jalur data terlalu lambat (penundaan lama) | Jalur data terlalu cepat (penundaan sangat singkat) |
| Perbaikan khas | Menggunakan jam yang lebih lambat atau mengurangi penundaan jalur data | Tambahkan penundaan ekstra ke jalur data sehingga data berubah nanti |
| Risiko jika dilanggar | Nilai yang disimpan bisa salah atau tidak stabil (metastabil) | Nilai yang disimpan bisa salah atau tidak stabil (metastabil) |
Penyebab Umum Pelanggaran Pengaturan dan Waktu Tahan
• Miring jam – sinyal jam mencapai berbagai bagian sirkuit pada waktu yang sedikit berbeda.
• Jitter jam – perubahan kecil dan acak dalam waktu yang tepat dari tepi jam.
• Jalur logika kombinasi yang panjang – data membutuhkan waktu terlalu lama untuk melewati gerbang logika sebelum mencapai flip-flop.
• Panjang jejak PCB yang tidak sama – sinyal menempuh jarak yang berbeda, sehingga beberapa tiba lebih awal atau lebih lambat daripada yang lain.
• Dering sinyal dan waktu naik lambat – kualitas sinyal yang buruk atau transisi lambat membuatnya lebih sulit untuk mendeteksi tingkat logika yang jelas.
• Variasi suhu dan tegangan – perubahan suhu atau tegangan suplai memengaruhi kecepatan sinyal dan margin waktu.
Efek Pelanggaran Pengaturan dan Tahan Waktu
Ketika waktu pengaturan atau tahan tidak terpenuhi, flip-flop mungkin tidak dapat memutuskan apakah sinyal TINGGI atau RENDAH di tepi jam. Ini dapat memasuki keadaan tidak stabil yang disebut metastabilitas, di mana output membutuhkan waktu ekstra untuk mengendap dan mungkin sebentar berada di antara tingkat logika yang valid. Perilaku tidak stabil ini dapat menyebar melalui sirkuit dan menyebabkan masalah serius, seperti:
• Kesalahan bit acak
• Sistem mogok atau mengatur ulang
• Perilaku sirkuit yang tidak dapat diprediksi
• Kegagalan langka yang sulit dilacak
Bagaimana Nilai Pengaturan dan Tahan Waktu Didefinisikan
Waktu pengaturan dan penahanan diukur dan ditentukan selama pengujian chip. Perangkat diperiksa dalam kondisi terkendali untuk menemukan margin waktu terkecil yang masih memungkinkannya bekerja dengan benar dengan jam. Batas waktu ini tergantung pada hal-hal seperti proses semikonduktor, tegangan suplai, kisaran suhu, dan beban pada output. Karena faktor-faktor ini berubah dari satu perangkat ke perangkat lainnya, nilai penyiapan dan waktu tahan yang tepat tercantum dalam lembar data dan harus selalu diperiksa di sana.
Pengaturan dan Tahan Waktu di Jalur Register-to-Register
| Komponen Waktu | Deskripsi |
|---|---|
| Tclk | Periode jam (waktu antara dua tepi jam) |
| Tcq | Penundaan clock-to-Q dari sandal jepit pertama |
| Catatan | Penundaan melalui logika antara sandal jepit |
| Pengaturan | Waktu pengaturan sandal jepit penerima |
| Tckew | Jam miring di antara dua sandal jepit |
Pencocokan Panjang Jejak PCB dan Pengaturan / Tahan Batas Waktu
Pencocokan panjang jejak PCB sering digunakan untuk mengurangi perbedaan waktu antara jam dan sinyal data, terutama dalam desain digital berkecepatan tinggi. Mencocokkan panjang pelacakan dapat membantu meminimalkan kemiringan, tetapi tidak menjamin bahwa persyaratan penyiapan dan waktu penahanan terpenuhi.
Perambatan sinyal pada jejak PCB sangat cepat, sehingga menciptakan penundaan yang berarti melalui perutean saja seringkali membutuhkan jejak panjang yang tidak praktis. Selain itu, efek integritas sinyal seperti dering, ketidakcocokan impedansi, dan transisi tepi lambat dapat mengecilkan jendela pengambilan sampel yang valid di sekitar tepi jam, bahkan ketika panjang jejak sangat cocok.
Karena keterbatasan ini, pengaturan dan penahanan waktu harus diverifikasi melalui analisis waktu menggunakan nilai lembar data perangkat dan penundaan jalur, daripada hanya mengandalkan pencocokan panjang PCB sebagai perbaikan waktu.
Memperbaiki Pelanggaran Waktu Penyiapan dalam Sistem Digital
• Kurangi kedalaman logika kombinasi sehingga data dapat tiba lebih cepat
• Turunkan frekuensi clock untuk memberikan lebih banyak waktu di setiap siklus
• Gunakan perangkat logika yang lebih cepat dengan penundaan internal yang lebih pendek
• Meningkatkan integritas sinyal untuk membuat transisi lebih bersih dan lebih stabil
• Tambahkan tahapan alur untuk memecah jalur logika panjang menjadi langkah-langkah yang lebih kecil
• Kurangi beban kapasitif sehingga sinyal dapat beralih lebih cepat
Memperbaiki Pelanggaran Hold Time dalam Sistem Digital
• Tambahkan penundaan buffer untuk memperlambat jalur data
• Sesuaikan pohon jam untuk mengurangi kemiringan jam yang tidak diinginkan
• Masukkan jaringan penundaan RC kecil saat aman dan sesuai
• Gunakan blok penundaan yang dapat diprogram di FPGA untuk menyempurnakan waktu kedatangan data
Kesimpulan
Waktu penyiapan dan penahanan menentukan jendela waktu yang valid di sekitar tepi jam yang memastikan pengambilan data yang andal dalam sistem digital sinkron. Batas waktu ini dipengaruhi oleh perilaku clock, penundaan logika, kualitas sinyal, dan implementasi fisik. Dengan menganalisis jalur data nyata terhadap spesifikasi lembar data dan menerapkan perbaikan yang ditargetkan untuk batasan penyiapan dan penahanan, desainer dapat mempertahankan margin waktu yang aman di seluruh variasi proses, tegangan, dan suhu.
Pertanyaan yang Sering Diajukan [FAQ]
Bagaimana pengaturan dan menahan kecepatan jam batas waktu?
Kecepatan clock harus cukup lambat sehingga data meninggalkan satu flip-flop, melewati logika, dan masih memenuhi waktu penyiapan di flip-flop berikutnya. Jika jam terlalu cepat, waktu penyiapan rusak, dan sirkuit gagal.
Apa itu kelonggaran waktu?
Kelonggaran waktu adalah margin antara waktu kedatangan yang diperlukan dan waktu kedatangan data yang sebenarnya. Kelonggaran positif berarti waktu aman. Kelonggaran negatif berarti pelanggaran pengaturan atau penahanan.
Bisakah waktu pengaturan atau penahanan negatif?
Iya. Pengaturan negatif atau nomor tahan berasal dari pengaturan waktu internal di dalam flip-flop. Itu berarti jendela brankas digeser, bukan karena pemeriksaan waktu dapat dilewati.
Bagaimana analisis waktu statis memeriksa waktu?
Analisis waktu statis menghitung semua penundaan jalur. Ini memeriksa pengaturan di tepi jam berikutnya dan bertahan tepat setelah tepi saat ini. Setiap jalur dengan kendur negatif dilaporkan sebagai pelanggaran.
Mengapa perlintasan domain jam berisiko untuk waktu?
Ketika sinyal melintasi antara jam yang tidak terkait, ujung-ujungnya tidak sejajar dengan jam baru. Ini sering merusak waktu penyiapan atau penahanan dan dapat menyebabkan metastabilitas kecuali sinkronisasi atau FIFO digunakan.
